热心网友的回答：
假如clk是1hz的，过一个d-ff变成0.5hz，然后将这两个讯号接到资料选择器上。资料选择器的地址用另一个d-ff控制。
数位电子如何做0.1hz脉冲讯号?
斜阳紫烟的回答：
精度要求不高，可以用双管无稳态电路实现，或555类时基电路实现
如果要求很高，就需要数字时基讯号发生电路+分频电路来实现。
vhdl语言编写1mhz分频为1hz
热心网友的回答：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity div is
generic(n:integer :=1000000);
port (clk:in std_logic;
q:out std_logic);
end div;
architecture behave of div issignal count :integer range n-1 downto 0:=n-1;
begin
process(clk)
begin
if rising_edge(clk) thencount<=count-1;
if count>=n/2 then
q<='0';
else
q<='1';
end if;
if count<=0 then
count<=n-1;
end if;
end if;
end process;
end behave;
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