8 月 6 日消息，全球开放小『芯片』互连标准组织 UCIe 联盟今日正式推出 UCIe 3.0 规范，最大实现 64 GT/s 数据速率，较上一代 32 GT/s 带宽翻倍。
从官方获悉，新规范通过运行时重校准、扩展边带传输等技术创新，旨在提升多『芯片』系统封装（SiP）设计的能效与灵活性。
核心升级亮点
性能突破：
支持 48 GT/s 与 64 GT/s 数据传输速率通过映射协议实现连续传输（Raw Mode），确保 SoC 与 DSP 小『芯片』间无中断数据流
能效优化：
运行时重校准技术：复用初始化状态实现操作中链路调节，降低动态功耗快速节流与紧急关断机制：通过漏极开路接口（open-drain I/O）发送系统级即时通知
系统管理增强：
边带信道延伸至 100 毫米，支持更灵活 SiP 拓扑优先级边带数据包：为时间敏感型系统事件提供确定性低延迟信令预载固件标准化：通过管理传输协议（MTP）加速初始化流程
兼容性保障：
完全后向兼容所有旧版 UCIe 规范可选管理功能模块化设计，避免『芯片』资源浪费
