韩国『半导体』『工程师』学会在其发布的《2026 年『半导体』技术路线图》中，公布了未来 15 年硅基『半导体』技术的发展预测。三星近期才刚推出全球首款 2 纳米全环绕栅极（GAA）『芯片』 ——Exynos 2600，而路线图预计，到 2040 年『半导体』电路制程将突破至 0.2 纳米，正式迈入埃米级（Å）技术时代。不过，从当下到未来的 15 年间，行业仍需攻克诸多难题，实现 1 纳米以下晶圆制程的目标道阻且长。
韩国『半导体』『工程师』学会预测：到 2040 年『芯片』制程将突破至0.2纳米
据 ETNews 报道，该技术路线图的核心目标是助力提升『半导体』领域的长期技术与产业竞争力、推动学术研究落地、完善人才培养体系。路线图重点聚焦九大核心技术方向，分别为：『半导体』器件与制造工艺、人工智能『半导体』、光互连『半导体』、无线🛜连接『半导体』传感器、有线连接『半导体』、功率集成电路模块（PI M）、『芯片』封装技术以及量子计算。
据 了解，目前，三星的 2 纳米 GAA 技术代表着全球光刻制程的最高水平。据悉，这家韩国科技巨头已在规划该工艺的迭代升级方案：不仅完成了第二代 2 纳米 GAA 工艺节点的基础设计，还计划在两年内落地第三代 2 纳米 GAA 技术 ——SF2P + 工艺。路线图指出，到 2040 年，0.2 纳米制程将采用互补场效应晶体管（CFET）的全新晶体管架构，并搭配单片式 3D 『芯片』设计方案。
作为韩国下一代『半导体』制造领域的领军企业，三星已组建专项团队，启动 1 纳米『芯片』的研发工作，目标在 2029 年实现量产。这些技术突破不仅将应用于移动终端的系统级『芯片』（SoC），还将赋能存储『芯片』领域：DRAM 内存的电路制程将从目前的 11 纳米缩减至 6 纳米；高带宽内存（HBM）则有望实现跨越式升级，从现有的 12 层堆叠、2TB/s 带宽，提升至 30 层堆叠、128TB/s 带宽。
在 NAND 闪存领域，SK 海力士已研发出 321 层堆叠的 QLC 技术，而技术路线图预测，未来该领域将实现 2000 层堆叠的 QLC NAND 闪存。此外，当前的人工智能处理器算力最高可达 10 TOPS（每秒万亿次运算），路线图预计，15 年后的 AI 『芯片』将实现算力大幅跃升：用于模型训练的『芯片』算力可达 1000 TOPS，用于推理任务的『芯片』算力也将达到 100 TOPS。
