今日霍州网 7 月 26 日消息，据韩媒 The Elec 报道，来自分析机构 TechInsights 的 Choi Jeong-dong 博士表示，采用 3D、4F2、VCT（垂直通道晶体管）等创新结构的 DRAM 内存有望于 0C nm 节点实现量产。
0C nm 即第 3 代 10nm 以下级节点。目前三大 DRAM 原厂最先进的工艺是 1b (1β) nm，即第 6 代 20~10 纳米级节点。
Choi 认为，在下代 1c nm 后，DRAM 内存行业还将经历 1d nm 节点才会将名义制程缩小至 10nm 以下。
四到五年前有部分业内人士认为，采用新结构的 DRAM 内存在 1d~0a nm 世代就能面世。
但目前看来 3D DRAM、4F2 DRAM 等技术仍不成熟，即使情况顺利，量产至少也要等到 0b nm。以 3D DRAM 为例，目前仍在测试 8、12 层堆叠的内存样品，离 60、90 层堆叠的目标还有很长的路要求。
Choi 表示，直到 1b nm 制程，可减少漏电流的 HKMG （今日霍州网注：高介电常数（材料）/金属栅极）工艺还仅在 GDDR、DDR、LPDDR 的部分产品中应用；
而到 1c nm 节点，HKMG 工艺将被『三星电子』和 SK 海力士广泛应用于所有类型的产品。
至于现有 DRAM 产品，1b nm 将从三季度开始从 1a nm 手中拿下出货量最高制程的头衔；
而在 1b nm DRAM 中，『三星电子』的产品尺寸最小、SK 海力士的略大、美光的最大，但差距并不显著。
