霍州市融媒体中心信息网网 12 月 6 日消息，博通当地时间昨日宣布推出行业首个 3.5D F2F 封装技术 3.5D XDSiP 平台。3.5D XDSiP 可在单一封装中集成超过 6000mm2 的硅芯片和多达 12 个 HBM 内存堆栈，可满足大型 AI 芯片对高性能低功耗的需求。
具体来看，博通的 3.5D XDSiP 在 2.5D 封装之外还实现了上下两层芯片顶部金属层的直接连接（霍州市融媒体中心信息网网注：即 3D 混合铜键合），同时具有最小的电气干扰和卓越的机械强度。
这一“面对面”的连接方式相比传统“面对背”式芯片垂直堆叠拥有 7 倍的信号密度，最大限度减少了 3D 芯片堆栈中各组件间的延迟，相较平面芯片间 PHY 接口功耗大幅降低九成，实现了更小的中介层和封装尺寸，从而在节省成本的同时还改善了大面积封装的翘曲问题。
博通公司高级副总裁兼 ASIC 产品部总经理 Frank Ostojic 表示：
先进的封装对于下一代 XPU 集群至关重要，因为我们已经达到了摩尔定律的极限。
通过与客户密切合作，我们在台积电和 EDA 合作伙伴的技术和工具基础上创建了 3.5D XDSiP 平台。
通过垂直堆叠芯片元件，博通的 3.5D 平台使芯片设计人员能够为每个元件搭配合适的制造工艺，同时缩小中介层和封装尺寸，从而显著提高性能、效率和成本。
台积电业务开发、全球业务资深副总经理兼副共同营运长张晓强表示：
在过去几年中，台积电与博通紧密合作，将台积电最先进的逻辑制程和 3D 芯片堆叠技术与博通的设计专长相结合。
我们期待着将这一平台产品化，以实现 AI 创新和未来增长。
博通表示，其大多数“消费级 AI 客户”已采用3.5D XDSiP 平台技术，正在开发的 3.5D 产品已达 6 款，将于 2026 年 2 月开始生产出货。其中富士通已明确将在其 2nm 制程 Arm 服务器处理器 FUJITSU-MONAKA 使用这一平台。
